Cellon Peripheral Circuit（以下簡稱Cell on Peri）構造由美光（Micron）與英特爾（Intel）陣營開發，采用將3D NAND Flash晶胞（Cell）數組堆棧在外圍電路CMOS邏輯IC上的方式，以縮減采3D NAND Flash解決方案的芯片面積。DIGITIMES Research觀察，三星電子（Samsung Electronics）已提出類似此一構造的COP（Cell Over Peri）方案，將有利整合組件廠（Integrated Device Manufacturer；IDM）三星、東芝（Toshiba）提升其3D NAND Flash競爭力。

　　然而，Cell on Peri構造將原先在不同制程制作的3D NAND Flash與邏輯電路結合于單一制程，雖有其優點，但尚存諸多課題，包括相關產線與設備需延伸、擴大，將導致業者的資本支出增加，且3D NAND Flash經高溫制程后，恐因高溫而破壞下方CMOS電路，將影響良率。

　　由于三星同時生產3D NAND Flash與邏輯電路，如Cell on Peri構造能克服良率與成本等問題，可望成為其爭取蘋果（Apple）應用處理器（Application Processor；AP）訂單的優勢，而東芝半導體事業涵蓋3D NAND Flash與系統LSI，美光與英特爾陣營亦可結合雙方3D NAND Flash與CPU，運用Cell on Peri構造，有助其提升3D NAND Flash競爭力。

　　另外，3D NAND Flash若引進Cell on Peri構造，由于在形成外圍區域后，需經過化學機械研磨（Chemical Mechanical Polishing；CMP）制程使之平坦化，才能于其上形成3D NAND Flash晶胞數組，將使得CMP制程的重要性提高。

　　Cell on Peri構造有利采3D NAND Flash解決方案縮減芯片面積

　　Cellon Peri系由美光與英特爾陣營所開發，其與Peri under Cell是相同概念，意味先形成外圍（Peripheral）區域后，再堆棧晶胞，也就是運用將3D NAND Flash晶胞數組堆棧在外圍電路CMOS邏輯IC上的方式，縮減采3D NAND Flash解決方案的芯片面積。

　　具體而言，Cell on Peri構造將字符線譯碼電路與感測放大器（Sense Amplifier）電路置于下層，且將3D NAND Flash晶胞數組置于上層。

　　為此，Cell on Peri構造需增加約4層的金屬配線，其中2層金屬配線位在3D NAND Flash晶胞數組下方，用來鏈接上方3D NAND Flash晶胞數組及下方CMOS電路。

　　至于另2層金屬配線，則在3D NAND Flash晶胞數組上方，分別為位線與電源總線（Bus）。

　　美光與英特爾陣營于3D NAND Flash所開發的Cell on Peri構造

　　數據源：美光、英特爾、南韓NH投資證券

　　換個方式比喻，Cell on Peri構造如同將商店街設于住宅下方的住商混合大樓，有利于節省土地面積，反觀既有構造則如同住宅與商業用途各自分開的兩棟大樓，需較大土地面積。

　　Cell on Peri構造有利采3D NAND Flash解決方案縮減芯片面積示意圖

　　數據源：南韓NH投資證券

　　由于外圍區域占整體3D NAND Flash約30%面積，將3D NAND Flash晶胞數組堆棧在外圍電路之上，有助于采用3D NAND Flash解決方案縮減芯片面積。

　　Cell on Peri有助IDM提升競爭力　然存在良率與成本等問題

　　Cellon Peri雖由美光與英特爾陣營開發，然三星已提出類似此一構造的COP（Cell Over Peri）方案，2015年12月三星于國際電子組件會議（International Electron Devices Meeting；IEDM）的技術解說講座上，提出將3D內存數組堆棧于外圍電路上的COP方案。

　　三星運用COP，將3DNAND Flash晶胞數組堆棧在外圍與核心電路上，可達成采V-NAND解決方案的最小芯片尺寸，然COP在制程步驟與成本方面，尚存在課題待克服。

　　三星提出將3D內存數組堆棧于外圍電路上的Cell Over Peri方案

　　數據源：三星電子

　　IDM三星因同時生產3D NAND Flash與邏輯電路，Cell on Peri構造可望應用于三星自有品牌行動裝置用AP，并成為其爭取系統廠蘋果AP訂單的優勢。

　　除三星外，美光與英特爾陣營亦可運用Cell on Peri構造，結合雙方3D NAND Flash與CPU，而東芝則可將3D NAND Flash堆棧于其系統LSI上，以提升3D NAND Flash的競爭力。

　　然而，Cell on Peri構造將原先在不同制程制作的3D NAND Flash與邏輯電路結合于單一制程，雖有助縮減芯片面積，但存在3項課題，首先，其相關產線與設備皆需延伸、擴大，將導致業者的資本支出增加。

　　其次，3D NAND Flash在經過高溫制程之后，堆棧于邏輯電路上，恐因高溫而破壞下方CMOS電路，此將影響良率。

　　另外，原先3D NAND Flash與邏輯電路分開制作，約需30天，然采用Cell on Peri構造結合于單一制程，制作時間可能增加至45~60天。

　　Cell onPeri構造將使CMP制程重要性提高　相關設備由美日商居領導地位

　　3DNAND Flash透過Cellon Peri構造與邏輯電路整合于單一制程，需有足夠的CMP對應，主因在形成外圍區域后，需經過CMP制程使之平坦化，才能于其上形成3D NAND Flash晶胞數組。

　　CMP制程系在旋轉臺（Platen）上裝設拋光墊（Pad），將已經過化學氣相沉積（Chemical Vapor Deposition；CVD）制程的晶圓吸附在吸頭（Head）上，再施加壓力，使晶圓旋轉，配合研磨液（Slurry）進行化學或機械研磨，使晶圓平坦化。

　　3D NAND Flash引進Cell on Peri構造所需化學機械研磨制程示意圖

　　數據源：南韓NH投資證券

　　CMP主要可分成3種方式，其依據CVD制程所生成的晶圓薄膜特性，透過不同的研磨液，進行金屬膜、氧化膜、多晶硅膜等不同方式的CMP，使晶圓平坦化。

　　金屬膜CMP制程可分成鎢CMP與銅CMP，其中，銅CMP存在環境污染問題，而與氧化膜CMP相較，金屬膜CMP所產生的研磨粒子（Particle）較多，然較少刮傷（Scratch）問題。

　　金屬膜化學機械研磨制程可分成兩種方式

　　數據源：南韓NH投資證券

　　另一方面，氧化膜CMP制程可大致區分成淺溝渠隔離（Shallow Trench Isolation；STI）CMP，及層間介電層（Inter-Level Dielectric；ILD）／金屬內介電層（Inter-Metal Dielectric；IMD）CMP。

　　觀察氧化膜CMP主要架構，以90奈米以下內存組件為例，其第一與第二步驟使用氣相（Fume）二氧化硅研磨液，控制研磨量在300nm，第三步驟則采氧化鈰研磨液，研磨量在250nm左右。

　　與金屬膜CMP相較，氧化膜CMP因氧化膜較脆弱，相對容易產生刮傷與缺陷（Defect），故需使用可有效減少刮傷與缺陷等問題的研磨液。

　　氧化膜化學機械研磨制程的主要架構

　　數據源：南韓NH投資證券

　　觀察2015年全球CMP設備市場金額占有率，美商應用材料（Applied Materials）以60~70%市占率居冠，日商荏原制作所（Ebara）則以20~30%居次，而含韓廠KC Tech在內的其他業者合計占有率僅10%左右。

　　2015年全球化學機械研磨設備市場金額占有率

　　數據源：南韓電子新聞

　　整體觀察，3D NAND Flash引進Cellon Peri構造將使得CMP制程的重要性提高，而全球CMP設備主要掌握在美國與日本業者手中，在2016年美元與日圓匯率相對韓元強勢的情況下，三星于取得CMP設備將面臨較高的成本壓力。

　　結語

　　至2016年上半為止，全球3D NAND Flash主要由三星供應，然2016年下半隨東芝、美光等內存業者陸續量產3D NAND Flash，全球3D NAND Flash供貨商上看4家，然因三星已及早規劃增產3D NAND Flash及朝64層堆棧架構邁進，短期內三星仍將具產能與技術優勢。

　　在供應家數增加的情況下，提升3D NAND Flash競爭力將漸受重視，美光與英特爾陣營所開發Cell on Peri構造可縮減采3D NAND Flash解決方案的芯片面積，由于三星已提出類似的構造，且東芝亦可引進使3D NAND Flash與其系統LSI結合，Cell on Peri構造有機會成為相關業者提升3D NAND Flash競爭力的技術之一。

　　然而，Cell on Peri構造于良率與生產成本方面，仍存在課題有待克服，往后是否能順利解決，并獲三星、美光等業者擴大采用，值得持續關注。