為了充分發揮芯片的性能，應利用一個差分信號驅動ADC的采樣時鐘輸入端（CLK+和CLK−）。  通常，應使用變壓器或電容將該信號交流耦合到CLK+引腳和CLK−引腳內。 這兩個引腳有內部偏置，無需其它偏置。

　　高速、高分辨率ADC對時鐘輸入信號的質量非常敏感。為使高速ADC實現出色的信噪比（SNR），必須根據所需的輸入頻率認真考慮均方根（rms）時鐘抖動。rms時鐘抖動可能會限制SNR，哪怕性能最佳的ADC也不例外，輸入頻率較高時情況會更加嚴重。  在給定的輸入頻率（fA）下，僅由孔徑抖動（tJ）造成的SNR下降計算公式如下：

　　SNR = 20 × log10 （2 × π × fA × tJ）

　　公式中，均方根孔徑抖動表示所有抖動源（包括時鐘輸入信號、模擬輸入信號和ADC孔徑抖動）的均方根。 中頻欠采樣應用對抖動尤其敏感，如下圖所示。  均方根時鐘抖動相同時，若ADC的模擬輸入頻率提高到三倍，SNR會降低10dB。

　　圖中顯示了不同均方根時鐘抖動條件下受限于SNR的性能與輸入頻率的關系。  可注意到，隨著輸入頻率提高，為了實現與較低輸入頻率下相同的SNR限值，需要降低均方根時鐘抖動。  例如，均方根時鐘抖動為200fs時，ADC在250MHz時的SNR性能限值為70dB，但1GHz輸入信號要實現相同性能，均方根時鐘抖動必須為50fs或更低。

　　理想信噪比與模擬輸入頻率和抖動的關系

　　當孔徑抖動可能影響ADC的動態范圍時，應將時鐘輸入信號視為模擬信號。 為避免在時鐘信號內混入數字噪聲，時鐘驅動器電源應與ADC輸出驅動器電源分離。  如果時鐘信號來自其它類型的時鐘源（通過門控、分頻或其它方法），則應在最后對原始時鐘進行重定時。